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半导体器件和存储器模块

基本信息

  • 申请号 CN00121789.5 
  • 公开号 CN1283871A 
  • 申请日 2000/08/01 
  • 公开日 2001/02/14 
  • 申请人 株式会社日立制作所 日立超大规模集成电路系统株式会社 日立东部半导体株式会社  
  • 优先权日期  
  • 发明人 川村昌靖 中村淳 坂口良宽 木下嘉隆 高桥康 井上吉彦  
  • 主分类号  
  • 申请人地址 日本东京 
  • 分类号  
  • 专利代理机构 中国国际贸易促进委员会专利商标事务所 
  • 当前专利状态 发明专利申请公布 
  • 代理人 王永刚 
  • 有效性 暂失效-视为撤回 
  • 法律状态 审查中-公开
  •  

摘要

借助于将其背表面彼此层叠,二个各接受2位单元存储器存取的存储器芯片被装配成叠层结构,以便进行4位单元存储器存取。
存储器模块被构造成其中二个各接受2位单元存储器存取的存储器芯片借助于将其背表面彼此层叠而被装配成叠层结构以便进行4位单位存储器存取的多个这种半导体存储器件,被安装在正方形且沿其一边制作有电极的安装电路板上。
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权利要求书

1.一种半导体存储器件,它包含各接受2位单元存取的被密封在 其背表面彼此相对的状态中以便进行4位单元存储器存取的二个存储 器芯片。
2.根据权利要求1的半导体存储器件,其中所述二个存储器芯片 被彼此层叠,以便其背表面彼此接触,且至少所述二个存储器芯片的 正表面与密封树脂接触。
3.根据权利要求2的半导体存储器件,其中各个所述存储器芯片 被分成多个存储器组,且当所述存储器芯片已经被彼此层叠以便其背 表面接触时,被赋予相同的地址的存储器组的位置在所述存储器芯片 的所述背表面上被做成不同。
4.根据权利要求1-3中任何一个的半导体存储器件,其中所述二 个存储器芯片被层叠并密封的所述半导体存储器件的厚度,等于或小 于其存储容量为上述半导体存储器件的存储容量的一半或与之相等且 其中单个存储器芯片被密封的半导体存储器件的厚度。
5.根据权利要求1-4中的任何一个的半导体存储器件,其中的叠 层存储器芯片具有便利条件,利用它,借助于布线装置或键合金属丝 以及借助于设定所述叠层存储器芯片的信号传输路径或信号电平,实 现了包括2位单元存储器存取的多种多位单元数据输入/输出。
6.根据权利要求5的半导体存储器件,其中多位单元有4种:2 位单元、4位单元、8位单元和16位单元。
7.根据权利要求2或3的半导体存储器件, 其中所述半导体存储器件被制作成具有引线,以便从正方形树脂 密封的封装件的二个侧表面沿其纵向延伸, 其中4位对应于由第一引线到第四引线组成的数据引线, 其中一对第一和第二引线以及一对第三和第四引线被分隔地排列 在所述正方形树脂密封封装件二侧上的与平行于纵向的中心线对称的 位置处,且 其中分别对应于2位数据端子的电极,被电连接到所述二个存储 器芯片中的一个中的所述第一引线和第二引线,且分别对应于2位数 据端子的电极,被电连接到另一个存储器芯片中的所述第三引线和第 四引线。
8.一种半导体存储器件,它包含: 各接受2位单元存储器存取的被装配成叠层结构以便形成4位存 储器存取的二个存储器芯片, 其中所述二个存储器芯片中的每一个在其正表面上配备有带状引 线,且除了所述各个存储器芯片的背表面外,至少正表面部分与密封 树脂接触。
9.根据权利要求8的半导体存储器件,其中制作成所述叠层结构 的所述半导体存储器件的厚度,等于或小于其存储容量为上述半导体 存储器件的存储容量的一半或相等的其中包括单个半导体存储器芯片 的半导体存储器件的厚度。
10.根据权利要求8的半导体存储器件,其中所述各个存储器芯 片具有便利条件,利用它,借助于布线装置或键合金属丝,以及借助 于设定所述各个存储器芯片的信号传输路径或信号电平,实现了包括 2位单元存储器存取的多种多位单元数据输入/输出。
11.根据权利要求10的半导体存储器件,其中多位单元有4种: 2位单元、4位单元、8位单元和16位单元。
12.一种半导体存储器件,它包含: 被密封元件密封在其背表面彼此层叠状态中的二个存储器芯片, 其中所述二个存储器芯片中的每一个被分成多个存储器区域, 其中所述各个存储器芯片接受对被激活的所述2位单元存储器区 域的存储器存取,从而对所述二个存储器芯片进行4位单元存储器存 取,且 其中被激活的存储器区域的位置在彼此层叠的所述二个存储器芯 片的表面上是不同的。
13.一种半导体存储器件,它包含: 第一和第二存储器芯片; 将所述第一和第二存储器芯片密封在其背表面彼此层叠的状态中 的密封元件; 从所述密封元件的第一边延伸到所述密封元件内部和外部的第一 和第二引线; 从所述密封元件的与所述第一边相对的第二边延伸到所述密封元 件内部和外部的第三和第四引线; 其中所述第一和第二存储器芯片中的每一个包括沿平行于所述各 个存储器芯片的长边并通过其短边的中心部分的直线排列在所述各个 存储器芯片的电路制作表面上的用来输出数据的第一、第二、第三和 第四端子, 其中第二端子被排列在所述第一端子与第三端子之间更靠近第一 端子的位置处, 其中所述第三端子被排列在所述第二端子与第四端子之间更靠近 第四端子的位置处, 其中第一引线和第四引线被排列在与固定在其间的所述直线相对 的位置处, 其中第二引线和第三引线被排列在与固定在其间的所述直线相对 的位置处,且 其中所述第一和第二存储器芯片中的每一个,利用第一或第二端 子以及第三或第四端子输出2位单元数据,从而从第一、第二、第三 和第四引线输出4位单元数据。
14.根据权利要求13的半导体存储器件, 其中第一存储器芯片的第一或第二端子以及第二存储器芯片的第 一或第二端子,分别通过金属丝,被选择性地连接到所述第一引线和 所述第四引线,且 其中所述第一存储器芯片的第三或第四端子以及所述第二存储器 芯片的第三或第四端子,分别通过金属丝,被选择性地连接到所述第 二引线和所述第三引线。
15.根据权利要求14的半导体存储器件,其中各个所述第一和第 二存储器芯片具有能够输出4位单元数据的构造,且4位数据从所述 第一、第二、第三和第四端子得到。
16.一种半导体存储器件,它包含: 第一和第二存储器芯片; 将所述第一和第二存储器芯片密封在其背表面彼此层叠的状态中 的密封元件; 多个延伸在所述密封元件内部和外部的地址引线;以及 多个延伸在所述密封元件内部和外部的数据引线, 其中各个所述地址引线在所述密封元件中分叉,分叉的引线分别 延伸在所述第一和第二存储器芯片的正表面上, 其中各个所述数据引线延伸在所述第一和第二存储器芯片中的至 少一个的正表面上, 其中各个所述第一和第二存储器芯片包括其正表面上的多个地址 端子和多个数据端子, 其中所述第一和第二存储器芯片的对应的地址端子,分别通过金 属丝被共接到分叉的地址引线, 其中第一存储器芯片上的所述数据端子和第二存储器芯片上的所 述数据端子,被隔离并通过金属丝被连接到对应的数据引线,且 其中从各个所述第一和第二存储器芯片输出2位单元数据,从而 从所述引线输出4位单元数据。
17.根据权利要求16的半导体存储器件,其中所述数据引线就其 向所述第一和第二存储器芯片延伸的长度而言是对称的。
18.一种半导体存储器件,它包含存储器芯片,借助于布线或键 合金属丝,以及借助于设定所述存储器芯片的信号传输路径或信号电 平,能够对其选择以2位单元、4位单元、8位单元和16位单元输出 的4种数据。
19.一种存储器模块,它包含多个半导体存储器件,其各个中各 接受2位单元存储器存取的二个存储器芯片被密封在其背表面彼此相 对的状态中以便进行4位单元存储器存取,此多个半导体存储器件被 排列在沿其一边制作有电极的正方形安装电路板上。
20.根据权利要求19的存储器模块,其中所述二个存储器芯片被 彼此层叠,以便其背表面彼此接触,且至少所述二个存储器芯片的正 表面与密封树脂接触。
21.根据权利要求19或20的存储器模块,其中所述二个存储器 芯片被层叠并密封的所述半导体存储器件的厚度,等于或小于其存储 容量为上述半导体存储器件的存储容量的一半或相等的其中密封单个 半导体存储器芯片的半导体存储器件的厚度。
22.根据权利要求19或20的存储器模块,其中所述半导体存储 器件具有便利条件,利用它,借助于设定施加到外部端子的电压,实 现了包括2位单元存储器存取的多种多位单元数据输入/输出。
23.根据权利要求22的存储器模块,其中多位单元有4种:2位 单元、4位单元、8位单元和16位单元。
24.根据权利要求19-23的存储器模块,其中多个这种存储器模块 被安装在其连接件被分别插入到并列在电路板上的多个插座中的状态 中。
25.一种存储器模块,它包含多个半导体存储器件,其中 所述半导体存储器件中的各接受2位单元存储器存取的二个存储 器芯片,被装配成叠层结构,以便进行4位单元存储器存取,且 其中各个所述二个存储器芯片在其正表面上配备有带状引线,且 除了所述各个存储器芯片的背表面之外,至少正表面部分与密封树脂 接触。
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说明书

本发明涉及到半导体存储器件和存储器模块,并涉及到主要能够 用于诸如动态RAM(随机存取存储器)的通用半导体存储器件和采用 此半导体存储器件的存储器模块的技术。
本发明完成之后进行的一项研究表明,日本专利申请公报 No.222989/1992被认为与稍后要描述的本发明有关。
此公报的技术在 于发明了出现在多个芯片中的应力状态在各个芯片中被均匀化了,各 种状态被归咎于各个芯片被密封在单个封装件中的半导体集成电路器 件工作过程中产生的热,并在此公报第0031节中公开了使用二个存储 器芯片来实现双倍存储容量的例子。
此公报不包含任何如稍后要描述 的本申请的本发明那样的效应的陈述,看作一个半导体存储器件的半 导体集成电路器件的厚度(沿高度方向),被制成等于或小于具有相等 存储容量的通用半导体存储器件的厚度。
顺便提一下,在日本专利申请公报No.20387/1985、 No.130139/1985、No.171687/1985、No.146495/1987和No.262291/1987 中指出了各具有2位结构的输出端子的存储器。
在多个芯片以这种方式被密封在一个封装件中的情况下,仅仅由 密封得到的器件成为唯一的半导体存储器件,其用途受到限制。
为了 使半导体存储器件被广泛地使用,重要的是为这种器件提供与现有半 导体存储器件的兼容性。
根据上述公报中的半导体集成电路器件,存 储器芯片被固定在叠层结构中,致使其正表面(主表面)可能彼此相 反,而且,在二个芯片的各个正表面上,需要一定高度以便进行金属 丝键合来执行与引线的连接,致使封装件不可避免地加厚。
由于通用半导体存储器件中的封装件具有被进一步减薄的倾向, 故难以借助于上述公报所述的技术来实现等于具有相等存储容量的通 用半导体存储器件的厚度的厚度。
为了在小的体积中实现大的存储容 量,常常以存储器芯片安装在安装电路板的二个表面上,从而构成一 个存储器模块,以及多个这种存储器模块被插入多个并置在母板上的 连接件中的方式,来使用各个半导体存储器件。
此时,各个连接件的 间距被设定成尽可能小。
因此,存储器模块的制作需要借助于使总厚 度至少与连接件的间距相匹配。
但考虑到存储器工作过程中的热辐射, 存储器模块应当彼此哪怕是稍许分隔开。
作为上述研究的结果,本申请的发明人已经发现,当二个存储器 芯片被安装在单个封装件中以便实现双倍存储容量时,这种封装件的 厚度被作成等于或小于其中安装单个存储器芯片的现有半导体存储器 件的厚度。
本发明的目的是提供一种在使用二个存储器芯片的情况下能够被 做薄的半导体存储器件。
本发明的另一目的是提供一种在使用二个存 储器芯片的情况下具有优异通用性的半导体存储器件。
本发明的再一 目的是提供一种能够提高单位体积存储容量和高密度封装的存储器模 块。
本发明的又一目的是提供一种很适用的存储器模块。
从本申请的 描述和附图中,本发明的上述和其它的目的和新颖的特点将变得明显。
本申请所公开的本发明的典型例子概括如下:各接受2位单元存 储器存取的二个存储器芯片,借助于将其背面逐个层叠而被装配成叠 层结构,以便进行4位单元存储器存取。
本申请所公开的本发明的另一个典型例子概括如下:存储器模块 被构造成其中二个各接受2位单元存储器存取的存储器芯片借助于将 其背面逐个层叠而被装配成叠层结构以便进行4位单元存储器存取的 多个半导体存储器件,被安装在正方形且沿其一个边制作有电极(连 接件)的安装电路板上。
图1是主要部分的示意透视图,示出了根据本发明的半导体存储 器件的实施例; 图2A和2B是示意图形,示出了制成根据本发明的半导体存储器 件叠层结构的二个存储器芯片的实施例; 图3是俯视平面图,示出了根据本发明的半导体存储器件的实施 例; 图4是输出系统图,示出了根据本发明的半导体存储器件的实施 例; 图5是主要部分的剖面图,示出了采用根据本发明的半导体存储 器件的存储器模块的实施例; 图6是正面图,示出了根据本发明的存储器模块的实施例; 图7是背面图,示出了根据本发明的存储器模块的实施例; 图8是方框图,示出了图6和7所示的存储器模块的实施例; 图9是示意结构图,用来解释采用根据本发明的存储器模块的存 储器系统; 图10是主要部分的剖面图,示出了采用根据本发明的半导体存储 器件的存储器模块的另一实施例; 图11是主要部分的剖面图,示出了采用根据本发明的半导体存储 器件的存储器模块的再一实施例; 图12是示意布局图,示出了应用本发明的动态RAM的实施例; 图13是电路图,示出了根据本发明的动态RAM的实施例; 图14是总方框图,示出了应用本发明的同步DRAM的实施例; 图15是主要部分的剖面图,示出了采用根据本发明的半导体存储 器件的存储器模块的又一实施例; 图16是平面图,用来解释根据本发明的半导体存储器件中的一个 存储器芯片与引线框之间的关系。
图1所示是根据本发明的半导体存储器件的一个实施例的主要部 分的透视图。
在此实施例中,二个存储器芯片被固定在结构中,其中 它们被背靠背层叠在同一个封装件中。
亦即,各个存储器芯片逐个放 置,使这些存储器芯片的背面可以彼此相对,且其上制作键合焊点等 的正面可以朝外。
为了方便对本发明的理解,在此图中,代表性地示 例了封装件和存储器芯片所需的大量引线中的某些与数据端子有关的 引线。
用来容易地放大半导体存储器件的方法是这样一种技术,其中二 个存储器芯片被安装在上述公报所述的单个封装件中。
迄今,在64兆 位DRAM中,当其中存在×4、×8和×16位的二个64兆位芯片被层 叠并装配到一个封装件中时,已经能够实现128兆位。
同样,当二个 256兆位芯片被装配到一个封装件中时,已经能够实现512兆位。
这 种层叠方案由于在新的128兆位或512兆位的单个芯片的开发中能够 缩短开发周期而在廉价应用方面引人注目。
但用现有技术的×4位或 以上的单个芯片,即使层叠这种芯片,也仅仅能够实现×8位或以上 的位数。
因此,用上述的层叠方案,不可能制造任何具有128兆位或 512兆位的×4位产品。
而且,当二个存储器芯片被装配到公报所述的一个封装件中时, 整个封装件的厚度比之存储容量等于二个存储器芯片的总存储容量的 半导体存储器件的封装件来说,被进一步加厚了。
即使当外部端子被 均匀地排列时,也出现如稍后解释的在将存储器芯片安装在存储器模 块中的情况下,无法与高密度装配的连接件的间距相匹配的问题。
换 言之,具有二个存储器芯片的半导体存储器件变成与其中一个存储器 芯片被安装在一个封装件中的半导体存储器件不兼容。
在本申请的发明中,各能够设定成×2位结构的二个存储器芯片 被制成叠层结构,从而构成一个×4位结构。
此时,层叠结构被设计 成连接二个存储器芯片的背表面,以便待要装配到上述单个封装件中 的各个存储器芯片的总厚度可以等于其中安装一个芯片的封装件的厚 度。
在此结构中,存储器芯片的背表面被最大可能地防止与构成单个 封装件的密封树脂相接触。
这明显不同于构造成包括其背表面和正表 面的整个半导体芯片为了密封而与密封树脂接触的现有技术半导体集 成电路器件。
由于这种设计,本发明减薄了在采用层叠结构的情况下 的半导体存储器件的厚度。
更具体地说,在此实施例中,如上所述,存储器芯片被背靠背排 列,从而能够减少现有技术半导体集成电路器件中包含的背表面部分 处的树脂,使封装件减薄一定程度。
结果,即使当二个存储器芯片如 图所示借助于将LOC(芯片上引线)结构的引线安置在存储器芯片装 配件的上下二个表面上,并用键合金属丝连接这些引线和存储器芯片 的键合焊点,而被容纳在单个封装件中的时候,此实施例中的封装件 的厚度也能够等于具有相等存储容量的现有半导体存储器件的封装件 的厚度。
在这种叠层结构中,背靠背排列在各个存储器芯片中的地址端子 和控制端子需要具有共接于外部的相应的引线。
因此,在二个存储器 芯片中,引线与键合焊点之间的关系被设定成横向相反。
相反,当相 应的数据端子与上述地址端子那样被共接于外部时,各为×2位的数 据项在外部端子处相撞。
因此,在此实施例中,地址端子等被固定成其上连接引线和键合 焊点的叠层结构的上存储器芯片与下存储器芯片之间的镜相倒置。
相 反,二个数据端子被连接到从各个存储器芯片主表面看到的相同侧上 的二个引线。
更具体地说,在所示例子中,制作成外部端子DQ0和DQ1 的各个数据引线,向上存储器芯片和下存储器芯片二者延伸,且各个 上引线通过金属丝被分别连接到上存储器芯片的焊点DQ(a)和DQ(c), 而下引线不连接到下存储器芯片的任何焊点。
制作成外部端子DQ3和DQ2的各个数据引线向上存储器芯片和 下存储器芯片二者延伸,且各个下引线通过金属丝被分别连接到下存 储器芯片的焊点DQ(a)和DQ(c),而上引线不连接到下存储器芯片的 任何焊点。
下存储器芯片的焊点安排与上存储器芯片的焊点安排是相 似的,且在数据从一个存储器芯片以4位单元输出的情况下,示范性 地示于上存储器芯片上的焊点DQ(b)和DQ(d)与上述DQ(a)和DQ(c) 一起被使用。
因此,在图1的实施例中不使用焊点DQ(b)和DQ(d)。
A信号的 引线在其向上存储器芯片和下存储器芯片延伸的引线的末端处,被连 接到制作在各个存储器芯片上的焊点A-PAD和B-PAD,致使同一个 A信号被共同馈送到二个存储器芯片。
关于数据引线,如稍后将要解 释的那样,为了降低输入/输出电容,可以切除其未被连接一侧上的引 线。
图2A和2B所示是制作成根据本发明的半导体存储器件的叠层结 构的二个存储器芯片的实施例的示意图形。
图2A示出了上侧 (UPPER)上的存储器芯片及其对应的引线和键合金属丝,而图2B 示出了下侧(LOWER)上的存储器芯片及其对应的引线和键合金属 丝。
在此实施例的存储器芯片中,借助于如稍后将要描述的金属任选 项、键合任选项或它们的组合,能够选择×2位结构、×4位结构、× 8位结构、和×16位结构。
引线按最大数目示出,致使能够适应多个 这种位结构。
此实施例示例了各个存储器芯片在×2位结构中具有256 兆位存储容量情况下的引线和键合金属丝。
因此要理解的是,没有附 加信号名称的引线是上述×2位结构存储器中不存在的引线。
存储器芯片具有基本上沿其纵向基本上直线地排列在其中心线上 的键合焊点。
在稍后将要解释的二个存储器芯片如上所述被做成背靠 背的叠层结构、诸如地址端子和控制端子之类的引线被做成共同在外、 而得到的结构被安装在单个封装件中的情况下,这种键合焊点对准的 结构成为非常有用的键合焊点阵列。
上存储器芯片和下存储器芯片的那些具有信号名称的引线端子, 除了矩形括起来的数据引线DQ0-DQ3之外,都以图中横向对称方式 排列。
例如,排列在上存储器芯片UPPER右侧上的各个引线与排列 在下存储器芯片LOWER左侧上的引线一致,并借助于相对于沿其纵 向的存储器芯片的中心线镜相倒置而得到。
相反,排列在上存储器芯 片UPPER左侧上的各个引线与排列在下存储器芯片LOWER右侧上 的引线一致,并借助于相对于沿其纵向的存储器芯片的中心线镜相倒 置而得到。
如上所述,对其馈送相同的信号的上存储器芯片UPPER和下存 储器芯片LOWER的那些引线,被安置成横向倒置。
此处,在键合焊 点如上所述被对准的情况下,可以为引线安排键合金属丝,使之在上 侧和下侧之间横向倒置。
在图2中,存储器芯片LOWER的引线和键 合金属丝被安排成与镜相反映的存储器芯片UPPER右侧上的存储器 芯片UPPER的引线和键合金属丝一致。
然而,关于数据引线DQ0- DQ3,键合金属丝被连接到上存储器芯片UPPER中的右侧上的引线 DQ3和DQ2,同时,键合金属丝被连接到下存储器芯片LOWER中 的右侧上的引线DQ0和DQ1。
亦即,存储器芯片的键合焊点和其上 要连接的引线,位于相同的位置,但引线名称如上所述被做成不同。
在此实施例中,一对引线沿各个存储器芯片的纵向延伸,并在芯 片的上下末端处分别被连接到电源的电压VDD和电路的地电位VSS 的引线。
成对的引线被制作成汇流条,并被分别用来恰当地将电源电 压VDD和电路的地电位VSS通过低电源阻抗馈送到存储器芯片。
汇 流条VDD和VSS也被排列成上存储器芯片UPPER和下存储器芯片 LOWER之间的镜相倒置形式。
在二个存储器芯片如上所述被制作成背靠背层叠以便连接在背表 面处的结构的情况下,地址端子和控制端子具有逐个垂直安置并共接 的分别对应的引线。
相反,各个数据端子在层叠的结构中具有二个横 向相互分隔开且相互电隔离的引线,从而能够形成×4位的数据端子 DQ0-DQ3。
图3所示是根据本发明的半导体存储器件的实施例的俯视平面 图。
在此实施例中,各为256兆位的存储器芯片被制作成如上所述的 叠层结构,并被安装在单个封装件中,以便总共具有512兆位的存储 容量。
此实施例说明了在二个存储器芯片被设定成×2位、×4位和× 8位结构,从而分别实现×4位、×8位和×16位的三种位结构的情况 下的管脚阵列。
在此实施例中,电源端子VCC对应于上述电源引线VDD,而电 源端子VCCQ和VSSQ被用来从中馈送电源电压VCC和电路的地电 位VSS,而无须连接到汇流条。
电源电压VCCQ和VSSQ用来馈送输 出缓冲器的工作电压。
于是,输出缓冲器中发生的电源噪声被防止通 过半导体存储器件内部的汇流条传播到任何其它内部电路。
因此,有 可能稳定内部电路的工作。
在此实施例中,二个各为256兆位的存储器芯片被背靠背安装在 54脚的标准封装件中。
当然,此封装件具有作为标准而特定的厚度。
图4所示是根据本发明的半导体存储器件的实施例的输出系统 图。
虽然没有特别的限制,但本实施例说明了采用各具有64兆位存储 容量的存储器芯片的例子,并示出了正常模式中的存储器阵列位置与 DQ编号No之间的关系。
在此实施例中,可以从×2位产品、×4位 产品、×8位产品、和×16位产品4类位结构中进行选择。
如稍后将 要解释的那样,对应于一个存储器组的存储器阵列被分成16个子阵 列,每个子阵列安排二对主输入/输出线(MIO),并对应于线MIO安 置32个主放大器。
16个子阵列被再分成各由8个子阵列构成的左右 (L/R)组。
在×2位产品中,左右二半存储器芯片分别对应于由符号L和R 表示的数据端子DQ0和DQ1。
在此实施例中,根据地址信号A0-A7 产生选择信号YS,且信号从一个存储器组被传送到32对MIO(主输 入/输出线)。
如上所述,32对MIO被分隔成各由16对构成的左L和 右R二个组。
在×2位产品中,对应于主放大器MA安排的数目为32 的缓冲器电路BC,被分隔成对应于L和R组且分别共接到数据端子 DQ3(0)和DQ15(1)的二组。
根据由地址信号A8形成的列选择信号Y8或Y8B,选择各组中的 16个主放大器中的8个,并最终根据未示出的地址信号A9、A10、A11, 从各L和R组中选择一个主放大器MA,从而通过对应于被选择的主 放大器MA的缓冲器电路CB,从输出端子DQ3(0)和DQ15(1)分别传 送2位数据。
此处,(0)和(1)表示×2位结构情况下的端子编号No。
在下面的描述中,对于其它位结构也是如此。
在×4位产品中,缓冲器电路CB的输出线被分隔成4组。
用来选 择主放大器MA的地址信号A11被相应地无效化(退化),从而数据 以4位单元形式被读出。
在×8位产品中,缓冲器电路CB的输出线被 分隔成8组,且用来选择主放大器MA的地址信号A11和A10被无效 化(退化),从而数据以8位单元形式被读出。
此外,在×16位产品 中,缓冲器电路CB的输出线被分隔成16组,且用来选择主放大器MA 的地址信号A11、A10和A9被无效化(退化),从而数据以8位单元 形式被读出。
图5所示是采用根据本发明的半导体存储器件的存储器模块的实 施例的主要部分的剖面图。
各具有背靠背固定的存储器芯片的半导体 存储器件,被安装在模块衬底的二个表面上。
引线通过粘合层被键合 在存储器芯片上。
垂直于引线延伸方向延伸的汇流条,具有制作成高 度小于引线的薄的粘合层。
于是,能够放大沿高度方向的裕度,以便 防止汇流条与连接被选定的引线和制作在存储器芯片正面上的键合焊 点的金属丝相接触。
安装在模块衬底二个表面上的各个半导体存储器件,被构造成如 上所述的由二个存储器芯片组成的叠层结构。
此处,由于叠层结构被 制作成逐个存储器芯片背靠背,故密封树脂的厚度能够设定得小。
亦 即,此实施例的半导体存储器件能够被装配到厚度等于其中仅仅安装 一个存储器芯片而存储容量为本实施例的器件的一半的普通半导体存 储器件的厚度的封装件中,并且能够用采用普通半导体存储器件的存 储器模块替换。
利用这种用存储器模块进行的替换,对于相同的封装 体积,存储容量能够加倍,而对于相同的存储容量,封装面积能够被 降低到一半。
如图1、图2和图5所示,根据本发明的半导体存储器件被密封 在第一和第二存储器芯片(亦即上下存储器芯片)的背表面被逐个相 叠的状态。
它包括从密封结构的第一边延伸到此密封结构内部和外部 的第一引线DQ0和第二引线DQ1以及从密封结构的与第一边相反的 第二边延伸到此密封结构内部和外部的第三引线DQ2和第四引线 DQ3。
各个第一和第二存储器芯片包括沿平行于各个存储器芯片的长边 并通过其短边的中央部分的直线排列在各个存储器芯片的电路制作表 面上的用来输出数据的第一端子DQ(a)、第二端子DQ(b)、第三端子 DQ(c)和第四端子DQ(d)。
第二端子DQ(b)被安置在此第一端子DQ(a) 与第三端子DQ(c)之间更靠近第一端子DQ(a)的位置处,而第三端子 DQ(c)被安置在第二端子DQ(b)与此第四端子DQ(d)之间更靠近第四端 子DQ(d)的位置处。
第一引线DQ0和第四引线DQ3被安置在与其间的直线相反的位 置处,而第二引线DQ1和第三引线DQ2被安置在与其间的直线相反 的位置处。
各个第一和第二存储器芯片借助于第一或第二端子,例如 第一端子DQ(a),以及第三或第四端子,例如第三端子DQ(c),来输 出2位单元数据,从而数据以总共4位单元从第一、第二、第三和第 四引线输出。
顺便提一下,在图1中,下存储器芯片中未示出对应于 第二端子DQ(b)和第四端子DQ(d)的端子,为了避免附图的复杂化而 从描述中略去了它们。
实际上,上芯片和下芯片具有相似的构造,并 存在相应的各个端子。
此处,对于第一和第二存储器芯片可以选择2位单元输出的数据 和4位单元输出的数据。
在执行4位单元输出数据的情况下,如上所 述采用第一端子DQ(a)、第二端子DQ(b)、第三端子DQ(c)和第四端 子DQ(d)。
上述的这些端子的位置关系根据相应引线的归一化位置来 确定。
亦即,各个端子被安置成这样的位置关系,使彼此对应的引线 和端子被金属丝连接时,能够缩短金属丝。
换言之,各个存储器芯片 的第一端子DQ(a)和第二端子DQ(b)被安置在靠近第一引线DQ0和第 四引线DQ3处,而各个存储器芯片的第三端子DQ(c)和第四端子DQ(d) 被安置在靠近第二引线DQ1和第三引线DQ2处。
在2位单元输出数据的情况下,各个存储器芯片能够以任何所希 望的组合的方式使用4个数据端子中的任何二个。
但本发明人的研究 表明,如本实施例所指出的那样,第一和第二存储器芯片最好使用第 一或第二端子(例如第一端子DQ(a))和第三或第四端子(例如第三 端子DQ(c))来分别执行2位单元输出。
更具体地说,利用金属丝,能够容易地将第一存储器芯片的第一 端子DQ(a)和第三端子DQ(c)分别连接到延伸在这些端子附近的第一 引线DQ0和第二引线DQ1。
此外,利用金属丝,能够容易地将第一 存储器芯片的第一端子DQ(a)和第三端子DQ(c)分别连接到延伸在这 些端子附近的第四引线DQ3和第三引线DQ2。
另一方面,当利用第一端子DQ(a)和第二端子DQ(b)从各个存储 器芯片以2位单元形式输出数据时,利用金属丝,能够容易地将涉及 到第一存储器芯片的这些端子分别连接到延伸在它们附近的第一引线 DQ0和第四引线DQ3。
然而,关于第二存储器芯片,必须分别将第一 端子DQ(a)和第二端子DQ(b)连接到与这些端子分隔开的第二引线 DQ1和第三引线DQ2。
由于招致与其它金属丝的短路和金属丝寄生电 容的增大,以这种方式通过金属丝来连接远处的引线和端子是不利的。
为了改善信号传输速度,降低信号线的寄生电容是重要的。
在这 方面,如在图15所示的实施例中那样,向存储器芯片延伸但未被连接 的数据引线被缩短,从而能够降低引线的寄生电容。
在此实施例中, 不被连接的数据引线在存储器芯片的端部被切除。
但也有可能忽略这 些不连接的数据引线本身。
图16所示是平面图,用来解释存储器芯片 与引线框之间的关系。
所示的存储器芯片和引线是二个存储器芯片中 的一个芯片的。
如虚线括起来的引线所示,多个引线中待要切除的各 个引线被制作成面向存储器芯片的字母T形状,以便不损坏密封树脂。
参照图1,第一引线DQ0最好在其向上存储器芯片和下存储器芯 片分叉的位置处或之前应该被切除。
作为变通,可以在制造开始时形 成具有切除之后的形状的引线。
亦即,基于寄生电容的降低,有关其 向第一和第二存储器芯片延伸的长度的各个数据引线的对称构造能够 改善信号在有关延伸长度的对称构造上的传输速度。
图6所示是根据本发明的存储器模块的一个实施例的正面图,而 图7所示是此存储器模块的背面图。
在模块衬底的正侧和背侧上,半 导体存储器件被安装在诸如9×2(=18个器件)之类的矩阵状阵列中。
安装在存储器模块衬底二个表面上的总共36个半导体存储器件中的每 一个,被构造成图1或图5所示的由二个存储器芯片组成的叠层结构。
寄存器、用于信号转换的半导体集成电路器件、电容器、以及用 来稳定电源的各种电阻器等,被安装在成诸如9×2之类矩阵形状中的 半导体存储器件与沿其纵向排列在存储器模块一个端侧上的连接件(连 接电极)之间。
图8所示是方框图,示出了图6和7中的存储器模块的一个实施 例。
此实施例的存储器模块是,其中各个×2位的存储器芯片被制作 成叠层结构以便等效地形成×4位结构的多个半导体存储器件,被安 装在模块衬底上,从而构成64位的存储器系统。
亦即,构成了一个存 储器系统,其中的半导体存储器件被排列在二侧,模块衬底夹在其间, 并具有存储器组(BANK)“0”和“1”。
存储器组“0”和“1”分别对应于图6和7所示的9个半导体存 储器件。
更具体地说,负责存储器组“0”和“1”的数据端子DQ0-DQ31 和奇偶检验位CB0-CB3的9个半导体存储器件,对应于图6所示的9 ×2个器件,而负责存储器组“0”和“1”的数据端子DQ32-DQ64和 奇偶检验位CB4-CB7的9个半导体存储器件,对应于图7所示的9× 2个器件。
以这种方式,存储器模块被构造成具有数据端子DQ0-DQ63 的64位结构。
8位,即CB0-CB7,被制作成奇偶检验位。
因此,在安 装根据本发明的存储器模块的母板上,待要连接到存储器模块的连接 件插入的插座的数据总线,成为72位结构。
图9所示是示意结构图,用来解释采用根据本发明的存储器模块 的存储器系统。
此图说明了沿构成多个存储器模块的各个安装电路板 的一边并置的连接件(连接电极)被阵列成插入未示出的母板上提供 的插座的状态。
多个存储器模块需要阵列到与插座对应的窄的间距处, 为此目的,将待要安装在存储器模块中的半导体存储器件做薄是很重 要的。
此实施例指出了一个例子,其中,与图6和7所示的实施例的 存储器模块不同,存储器芯片SDRAM在模块衬底上被对准。
图10所示是采用根据本发明的半导体存储器件的存储器模块的另 一实施例的主要部分的剖面图。
在此实施例中,为了将二个存储器芯 片做成叠层结构并减小密封树脂的厚度,叠层结构被做成存储器芯片 的背表面朝外,与图5实施例中的方向相反。
因此,各个存储器芯片 的背表面不形成用来密封的任何模塑树脂。
然而,这不排除在半导体 存储器件制造过程中,在存储器芯片的部分或全部背表面上制作薄的 密封树脂层。
在提供密封功能方面,即使在背表面上也一定不能形成 现有技术中那样厚的密封树脂。
在本申请的本发明中,为了减薄半导体存储器件而必须使存储器 芯片的背表面保持在完全被暴露的状态,这不是必不可少的。
就制作 薄的存储器芯片组成的整个叠层结构而言,不排除在叠层结构的制造 过程中在背表面上形成薄的密封树脂,并可以用适当的绝缘涂敷材料 等涂敷背表面。
作为变通,可以用氧化膜制作各个存储器芯片的背表 面,以便影响绝缘性质。
使半导体衬底的背表面原封不动地暴露,不 会在半导体存储器件本身中招致问题。
但当半导体存储器件已经安装 在或被安装到电子器件中时,可能出现不希望有的电接触。
因此希望 如上所述使背表面电绝缘。
此实施例的半导体存储器件具有叠层结构,其中存储器芯片的背 表面朝外,且制作有电路元件的各个正表面彼此相反。
即使当存储器 芯片的方向以这种方式分别与图5的实施例中的相反,由于背表面上 能够分配密封树脂,故如图5的实施例中那样,实际上也能够减薄半 导体存储器件。
图11所示是根据本发明的半导体存储器件的另一实施例的主要部 分的剖面图。
在此实施例的半导体存储器件中,引线被印刷在带(柔 性衬底)上,此带被压制在各个存储器芯片的正表面上,而引线被金 属丝凸块连接到键合焊点。
虽然没有特别的限制,但如结合图10所解 释的那样,密封树脂被淀积成从各个存储器芯片的正表面延伸到其侧 表面,而各个存储器芯片的背表面基本上被暴露而不被树脂密封,从 而整个半导体存储器件被制作得薄。
因此,二个这样的半导体存储器 件被做成模块衬底上的叠层结构,就像它们被单独固定那样。
如迄今所述,在根据本发明的半导体存储器件中,×2结构被加 入在存储器芯片中,从而在叠层产品中实现了×4位的位结构等。
而 且,在本发明中,×2、×4、×8和×16结构都被设定在键合可选中, 从而仅仅借助于在装配阶段改变某些焊点的设定,就能够扩大由相同 的晶片前工序制造的芯片。
由于这种键合选项而能够大规模生产待要 由晶片前期工艺制作的存储器芯片,并能够促使成本降低。
(表1)    BOP0B
   BOP1B
   BOP2B
   BOP3B
   ×2
   VSS
   浮置
    -
    -
   ×4
   浮置
   浮置
    -
    -
   ×8
   VSS
   VSS
    -
    -
   ×16 
   浮置
   VSS
    -
    -
   EDO
    -
    -
   浮置
    -
    FP
    -
    -
   VSS
    -
   4KR
    -
    -
    -
   浮置
   8KR
    -
    -
    -
   VSS
表1列举了在根据本申请的本发明的半导体存储器件具有例如大 约64兆位的存储容量以及被用于EDO/FP产品的情况下,用来形成 键合选项的焊点输入与功能之间的关系。
利用4个选项焊点中的二个 焊点BOP0B和BO1B,4类位结构被转换,利用一个焊点BOP2B, EDO和第一页(FP)被转换,而利用一个剩余的焊点BOP3B,4K 刷新(4KR)和8K刷新(8KR)被转换。
(表2) EDO-F的DQ焊点阵列:   ×16
 8
 7
 9
 6
 10
 5
 11
 4
 12
 3
 13
 2
 14
 1
 15
 0
  ×8
 3
 4
 2
 5
 1
 6
 0
 7
  ×4
 1
 2
 0
 3
  ×2
 0
 1
表2示出了DQ管脚作用的关系。
为了支持最多×16位,存储器 模块包括数目为16的DQ管脚。
未被使用的管脚的数目按×8、×4、 ×2结构的顺序增加,并在这些情况下可以形成“断开”。
管脚DQ1、 DQ3、DQ13和DQ15被用于×4结构,还被用于使用4个DQ管脚的 并行测试的输入/输出管脚。
管脚DQ15被用于所有情况。
亦即,被用 于×2位结构和EIAJ测试中。
参照表1,在选项焊点中,也是二个BOP0B、BOP1B以及如果 需要的话二个BOP2B、BOP3B可以被连接到外部端子。
此时,当外 部端子已经被安装在存储器模块中时,表1所示的电压被馈送到这些 外部端子,从而能够如上所述设定位结构。
于是,当用户在存储器模 块中安装外部端子时,就能够选择数据端子的位结构。
图12所示是应用本发明的动态RAM的一个实施例的示意布局 图。
用制造半导体集成电路的熟知的技术,将图中的各个电路方框制 作在诸如单晶硅之类的单个半导体衬底上。
图中的各个电路被示为基 本上与其在半导体衬底上的几何排列一致。
在此实施例中,存储器阵 列被分隔成总共4部分,从而构成存储器组“0”-“3”。
存储器组“0”-“3”对应于被垂直分隔成二个并沿半导体芯片纵 向被分隔成二个的存储器阵列。
包括地址输入电路、数据输入/输出电 路和键合焊点阵列的外围电路PERI,排列在沿其纵向延伸的芯片的中 央部分处。
虽然未示出,但外围电路PERI的例子包括上升电压发生器电路 和用来控制其工作的控制电路、在SSTL界面将外部电源电压VDDQ 分成1/2从而形成由微分电路构成的输入电路的参考电压的情况下的 分压器电路、输入/输出电路及其时钟控制电路、Y预译码器和读/写缓 冲器、用来形成外围电路的工作电压的下降电路、用来探测电压VPP 是否具有所希望的值的VPP传感器、X地址锁存电路、Y时钟电路、 模式译码器/时钟缓冲器和命令电路、Y计数器及其控制电路、刷新控 制电路、键合选择电路、电源开通探测器电路、等等。
关于如上所述,二个垂直分隔,二个沿半导体芯片的纵向横向分 隔的总数为4的各个存储器阵列,X坐标预译码器电路ROWPDC和 校正电路ROWRED以及Y坐标预译码器电路COLPDC和校正电路 COLRED,被一起排列在沿其纵向的半导体芯片的横向中央部分处。
亦即,各由X坐标预译码器电路ROWPDC和校正电路ROWRED以 及Y坐标预译码器电路COLPDC和校正电路COLRED构成的二个 组,被分布成对应于4个存储器阵列中的左右二个存储器阵列。
主字驱动器区域MWD如上被制作在存储器阵列的中间部分处, 且它们分别驱动对应于相应存储器阵列的向下和向上延伸的主字线。
用这种结构,在如上所述使用相同的子阵列的情况下,主字线被延长, 致使渗透通过16个子阵列。
虽然没有特别的限制,但Y译码器YDC 被排列在存储器阵列中远离其中央部分的外围侧上。
亦即,分隔成4 部分的存储器阵列,被分别排列成夹在位于中央侧上的主放大器MA 和位于外围侧上的Y译码器YDC之间。
4个存储器阵列对应于4个存 储器组。
如上所述,对应于存储器组的一个存储器阵列具有16个沿字线方 向的子阵列,而各个子阵列的二对主输入/输出线沿子阵列之间的位线 的方向延伸,从而如上所述被引到32个主放大器MA的输入端子。
于 是,能够转换如上所述的×2、×4、×8和×16的位结构。
在此实施例中,分隔成4的存储器阵列分别被排列成夹在位于中 央侧上的主放大器MA和位于外围侧上的Y译码器YDC之间。
如放 大示出的一个存储器阵列那样,各个存储器阵列被分成多个子阵列15。
各个这样的子阵列15被制作成由分别位于子阵列15固定于其间的读 出放大器区域16和子字驱动器区域17围绕。
读出放大器区域16和子 字驱动器区域17之间的交叉部分被确定为交叉区域18。
待要制作在 读出放大器区域16中的读出放大器被构造成符合共用的读出方案。
除 了排列在各个存储器单元阵列二端的读出放大器外,互补位线排列在 读出放大器的左右,并被选择性地连接到存储器单元阵列的右或左互 补位线。
虽然未示出,但各个子阵列15包括数目例如为256的子字线以及 256对与子字线正交的互补位线(即数据线)。
顺便提一下,子阵列还 配备有富余的字线和富余的互补位线,以便分别校正有缺陷的字线和 有缺陷的位线。
在各个存储器阵列中,数目为16的子阵列沿阵列字线 的方向排列,致使子字线总共约为4k位,同时,数目为16的子阵列 沿阵列位线的方向排列,致使互补位线总共约为4k位。
总数为4的这 种存储器阵列被排列成使半导体存储器件具有总共例如为4×4k× 4k=64兆位的存储容量。
虽然未示出,但作为另一个例子,各个子阵列15完全可以包括数 目例如为512的子字线和512对与子字线正交的互补位线(即数据线)。
与上述相似,子阵列还配备有富余的字线和富余的互补位线,以便分 别校正有缺陷的字线和有缺陷的位线。
在各个存储器阵列中,数目为 16的子阵列沿阵列字线的方向排列,致使子字线总共约为8k位,同 时,数目为16的子阵列沿阵列位线的方向排列,致使互补位线总共约 为8k位。
总数为4的这种存储器阵列被排列成使半导体存储器件具有 总共例如为8×8k×4k=256兆位的存储容量。
借助于采用上述的分层的字线方案,在上述任何一种情况下,对 应于16个子阵列,互补位线的长度被分成1/16。
对应于16个子阵列, 子字线的长度被分成1/16。
各个存储器阵列的每个被分隔的子阵列15 提供有子字线驱动器(子字线驱动电路)17。
子字线驱动器17如上所 述形成相对于主字线被分成1/16并平行于主字线延伸的子字线的选择 信号。
在此实施例中,虽然没有特别的限制,但为了减少主字线的数目, 换言之,为了减小主字线的布线间距,数目为4的子字线沿对应于一 个主字线的互补位线的方向排列。
如上所述,未示出的子字选择驱动 器被排列在主字驱动器MWD中,以便从沿主字线方向被分成8个并 沿数目为4的互补位线方向放置的子字线中选择一个子字线。
子字选 择驱动器形成一个选择信号,用来从4个沿阵列子字驱动器方向延伸 的子字选择线中选择一个。
在采用图12所示的布局的情况下,当Y地址被输入时,它通过 地址缓冲器ADDBUP并通过排列在存储器阵列中部的校正电路和预译 码器,被传送到位于芯片外围边沿上的Y译码器YDC,并在其中形成 Y选择信号。
一个子阵列的互补位线被Y选择信号选择,且互补位线 的电位差被传送到位于远离其外围边沿的芯片的中央侧上的主放大器 MA,并在其中被放大,被放大的信号于是通过未示出的输出电路被输 出。
初看起来,此构造被判断为不同信号将绕过芯片,从而延长输出 读出信号之前花费的时间。
但地址信号需要原封不动地输入到校正电 路。
因此,当校正电路位于芯片中央部分的任何地方时,在等待被输 入的地址是否有缺陷的决定结果之后,确定预译码器的输出时刻。
亦 即,当预译码器和校正电路有距离时,其中涉及到的信号延迟就构成 推迟实际的Y选择操作的原因。
在此实施例中,主放大器MA和Y译码器YDC排列在存储器阵 列二侧。
因此,用来选择子阵列的互补位线的信号传输路径和从被选 择的互补位线通过输入/输出线延伸到主放大器MA的输入端的信号传 输路径之间的总和,成为仅仅横跨互补位线被选择的存储器阵列的信 号传输路径,且如上所述,这一信号传输路径能够被缩短到互换信号 传输路径的一半。
于是可以加快存储器存取。
在如上所述4个存储器阵列对应于存储器组被分别固定的情况 下,在如图5实施例那样二个存储器芯片被背靠背层叠的结构中,二 个存储器芯片中的同时工作的存储器阵列的位置被做成不同。
亦即, 二个存储器阵列被选择,同时将提供在存储器芯片的垂直中央部分处 的外围电路PERI固定在之间。
于是,能够分散发热地点。
图13所示是作为根据本发明的动态RAM的读出放大器部分周围 的中心的从地址输入到数据输出的简化实施例的电路图。
在此图中, 列举了垂直地固定在二个子阵列15之间的读出放大器16和排列在交 叉区18中的电路,而其它的被示于方框中。
用提供在位于一个子阵列15中的子字线SWL与互补位线BL、 BLB中的BL之间的一个动态存储器单元来代表性地示例动态存储器 单元。
此动态存储器单元包括地址选择MOSFET Qm和存储电容器 Cs。
地址选择MOSFET Qm的栅被连接到子字线SWL,MOSFET Qm 的漏被连接到位线BL,而其源具有连接于其上的存储电容器Cs。
这 些远离MOSFET Qm的源的存储电容器Cs的电极被做成公共,并被 馈以平板电压VPLT。
负的反偏置电压VBB被施加到MOSFET Qm 的衬底(沟道)。
虽然没有特别的限制,但反偏置电压VBB被设定在 例如-1V的电压。
子字线SWL的选择电平被设定在高电压VPP,它 比位线的高电平高出地址选择MOSFET Qm的阈值电压。
在读出放大器用内部电压降VDL工作的情况下,读出放大器放大 作用得到的施加到位线的高电平,被设定在内部电压降VDL的电平。
因此,对应于字线的选择电平的高电压VPP成为VDL+Vth+α。
如图 所示,位于读出放大器左侧上的子阵列的一对互补位线BL和BLB被 平行安置。
这些互补位线BL和BLB被共用的开关MOSFET Q1和 Q2分别连接到读出放大器的单元电路的输入/输出节点。
读出放大器的单元电路包括由N沟道型放大MOSFET Q5和Q6 以及P沟道型放大MOSFET Q7和Q8构成的CMOS锁存电路,栅 和漏被交叉连接成锁存形式。
N沟道型放大MOSFET Q5和Q6的源 被连接到公共源线CSN。
P沟道型放大MOSFET Q7和Q8的源被连 接到公共源线CSP。
功率开关MOSFET分别被连接到公共源线CSN 和CSP。
虽然没有特别的限制,但对应于地电位的工作电压,被虽然没有 特别的限制但提供在交叉区18中的N沟道型功率开关MOSFET Q14 施加到连接有N沟道型放大MOSFET Q5和Q6的源的公共源线 CSN。
同样,连接有P沟道型放大MOSFET Q7和Q8的源的公共源 线CSP,配备有馈送内部电压VDL的N沟道型功率MOSFET Q15。
这些功率开关MOSFET可以分散地排列在各个单元电路中。
被馈送到N沟道型功率MOSFET Q14和Q15的栅的读出放大器 的激活信号SAN和SAP,是读出放大器激活过程中被变成高电平的同 相位信号。
信号SAP的高电平被设定在上升电压VPP的电平。
由于 上升电压VPP对于1.8V的电压VDL被变成大约3.6V,故能够将公 共源线CSP固定在内部电压VDL的电平,同时满意地保持N沟道型 MOSFET Q15处于其开启状态。
提供在读出放大器单元电路的输入/输出节点处的是预充电(平 衡)电路,它包括用来短路互补位线的平衡MOSFET Q11以及用来 将一半预充电电压VBLR馈送到互补位线的开关MOSFET Q9和 Q10。
MOSFET Q9-Q11的栅被共同馈以预充电信号PCB。
虽然未示 出,但用来形成预充电信号PCB的驱动器电路是这样一种电路,它在 交叉区提供有倒相器电路以便加快预充电信号的上升与下降。
亦即, 在开始存储器存取的过程中,在字线的选择时刻之前,构成预充电电 路的MOSFET Q9-Q11通过分散地排列在各个交叉区中的倒相器电路 被高速转换。
IO开关电路IOSW(用来连接局部IO和主IO的开关MOSFET Q19和Q20)位于交叉区18中。
而且,除了图3所示的电路外,根据 需要还安排了读出放大器的公共源线CSP和CSN的半个预充电电路、 局部输入/输出线LIO的半个预充电电路、主输入/输出线的VDL预充 电电路、共用的选择信号线SHR和SHL的分散的驱动器电路等。
读出放大器的单元电路通过共用的开关MOSFET Q3和Q4被连 接到图下侧上的子阵列15的相似的互补位线BL和BLB。
例如,当上 部子阵列的子字线SWL被选择时,读出放大器的上部共用开关 MOSFET Q1和Q2被变成开通状态,而下部共用开关MOSFET Q3 和Q4被变成关断状态。
开关MOSFET Q12和Q13构成一个列(Y) 开关电路。
当选择信号YS被设定为选择电平(高电平)时,开关 MOSFET Q12和Q13被变成开通状态,从而连接读出放大器的单元 电路的输入/输出节点和局部输入/输出线LIO1、LIO1B、LIO2、LIO2B 等。
于是,读出放大器的输入/输出节点被连接到上部互补位线BL和 BLB,连接到被选择的子字线SWL的存储器单元的微小信号被放大, 且被放大了的信号通过列开关电路(Q12和Q13)被传送到局部输入/ 输出线LIO1和LIO1B。
局部输入/输出线LIO1和LIO1B沿读出放 大器阵列亦即沿图中的横向方向延伸。
局部输入/输出线LIO1和LIO1B 通过包括N沟道型MOSFET Q19和Q20并提供在交叉区18中的IO 开关电路,被连接到分别连接有主放大器61的输入端子的主输入/输 出线MIO和MIOB。
IO开关电路的开关作用被借助于对X坐标的地址信号进行译码而 形成的选择信号控制。
顺便提一下,IO开关电路可以具有CMOS开 关构造,其中各个P沟道型MOSFET分别与N沟道型MOSFET Q19 和Q20并联。
在同步DRAM的成组模式中,列选择信号YS被计数 器操作开关,且局部输入/输出线LIO1、LIO1B和LIO2、LIO2B与 子阵列的每二对互补位线BL、BLB之间的连接被连续地开关。
地址信号Ai被馈送到地址缓冲器51。
此地址缓冲器以时分方式 工作,以便接收X地址信号和Y地址信号。
X地址信号被馈送到预译 码器52,而主字线MWL的选择信号通过主行译码器11和主字驱动 器12形成。
地址缓冲器51接收馈自外部端子的地址信号Ai,并由馈 自外部端子的电源电压VDDQ操作,预译码器由借助于降低电源电压 而得到的下降电压VPERI(VDD)操作,而主字驱动器12由上升电 压VPP操作。
具有接收预译码信号的电平转换设施的逻辑电路被用作 主字驱动器12。
列译码器(驱动器)53包括其工作电压由构成VCLP 发生器电路的MOSFET Q23形成的驱动器电路,并在接收到由地址 缓冲器51的时分操作馈送的Y地址信号时,形成选择信号YS。
主放大器61由下降电压VPERI(VDD)操作,并通过由馈自外 部端子的电源电压VDDQ操作的输出缓冲层62,从外部端子Dout提 供输出。
从外部端子Din接收的写入信号,通过输入缓冲器63被接收, 并通过包括在图中的主放大器61内的写入放大器(写入驱动器)被馈 送到主输入/输出线MIO和MIOB。
输出缓冲器62的输入部分配备有 电平转换电路以及用来与对应于时钟信号的时间信号同步地提供电平 转换电路的输出信号的逻辑部分。
虽然没有特别的限制,但在第一情况下,馈自外部端子的电源电 压VDDQ被设定为3.3V,馈送到内部电路的下降电压VPERI(VDD) 被设定为2.5V,而读出放大器的工作电压VDL被设定为1.8V。
此外, 字线的选择信号(上升电压)被设定为3.6V。
位线的预充电电压VBLR 被设定为相当于VDL/2的0.9V,而平板电压VPLT也被设定为0.9V。
此外,衬底电压VBB被设定为-1.0V。
在第二情况下,馈自外部端子 的电源电压VDDQ可以被设定为低电压,例如2.5V。
在这样的低电 源电压VDDQ的情况下,下降电压VPERI(VDD)和下降电压VDL 可以相同地被设定为1.8V。
作为变通,可以将馈自外部端子的电源电压VDDQ设定为3.3V, 并可以将馈送到内部电路的下降电压VPERI(VDD)和读出放大器的 下降电压VDD相同地设定为2.0V或1.8V。
以这种方式,内部电压 能够采用与外部电源电压VDDQ有关的各种各样的性能情况。
图14所示是应用本发明的大约256兆位的同步DRAM(以下简 称为“SDRAM”)的实施例的总方框图。
在此实施例的SDRAM中, 虽然没有特别的限制,但在4个存储器组中,示例了构成存储器组“0” 的存储器阵列200A和构成存储器组“3”的存储器阵列200D。
亦即,对应于4个存储器组中的二个存储器组“1”和“2”的存 储器阵列200B和200C被略去了。
分别与4个存储器组“0”-“3” 保持对应的存储器阵列200A-200D中的每一个,包括如图中示例的存 储器阵列200A和200D那样排列成矩阵形状的动态存储器单元。
根据 所示,沿同一列排列的存储器单元的选择端子被耦合到各列字线(未 示出),而沿同一行排列的存储器单元的数据输入/输出端子被耦合到 各行互补数据线(未示出)。
存储器阵列200A的一个未示出的字线,根据行译码器201A对行 地址信号的译码结果,被驱动到选择电平。
存储器阵列200A的未示 出的互补数据线,被耦合到包括读出放大器和列选择电路的I/O线 202A。
包括读出放大器和列选择电路的I/O线202A中的读出放大器, 是用来借助于对存储器单元进行读出而探测和放大出现在相应的互补 数据线之间的微小电位差的放大电路。
I/O线202A中的列开关电路是 用来选择各对互补数据线并将其连接到互补I/O线的开关电路。
列开 关电路根据列译码器203A对列地址信号的译码结果而执行选择操作。
如存储器阵列200D示例的那样,存储器阵列200B-200D中的每 一个同样配备有行译码器201D、包括读出放大器和列选择电路的I/O 线202D、以及列译码器203D。
互补I/O线被连接到写入缓冲器214A 和B的输出端子以及主放大器212A和D的输入端子。
主放大器212A 和D的输出信号被传送到锁存器/寄存器213的输入端子,其输出信号 通过输出缓冲器211从外部端子输出。
从外部端子输入的写入信号,通过输入缓冲器210被传送到写入 缓冲器214A的输入端子。
虽然没有特别的限制,但外部端子被做成 提供由16位组成的数据D0-D15的数据输入/输出端子。
与上述相似的 主放大器和写入缓冲器各对应于被略去的存储器阵列200B和C而排 列。
馈自地址输入端子的地址信号A0-A13,以地址多路复用形式被列 地址缓冲器205和行地址缓冲器206接收。
在SDRAM具有例如256 兆位的存储容量且存储器存取如上所述被做成2位单元的情况下,提 供了用来输入地址信号A14的地址端子。
在×4位结构中,直至A11 的地址信号都有效,在×8位结构中,直至A10的地址信号都有效, 而在×16位结构中,直至A9的地址信号都有效。
在存储容量为例如 64兆位的情况下,如图所示,在×4位结构中,直至A10的地址信号 都有效,在×8位结构中,直至A9的地址信号都有效,而在×16位 结构中,直至A8的地址信号都有效。
馈自地址输入端子的地址信号分别被保持在相应的缓冲器中。
当 行地址信号处于刷新操作模式时,行地址缓冲器206接收从刷新计数 器208输出的刷新地址信号。
列地址缓冲器205的输出被馈送作为列 地址计数器207的预设定数据,它根据稍后要解释的命令所规定的操 作模式,向列译码器203A-203D输出作为预设定数据或借助于连续增 加列地址信号而得到的数值的列地址信号。
虽然没有特别的限制,但图中虚线所示的控制器209被馈以诸如 时钟信号CLK、时钟启动信号CKE、芯片选择信号/CS、列地址选通 信号/CAS(符号“/”表示有此符号的信号为低启动信号)、行地址选 通信号/RAS和写入启动信号/WE之类的外部控制信号;以及来自地 址输入端子A0-A13的控制数据;且其形成用来基于此信号的电平变 化和时间而控制SDRAM的工作模式和电路块的工作的内部时间信 号。
它包括模式寄存器10、命令译码器20、时间发生器电路30和时 钟缓冲器40等。
如上所述,时钟信号CLK通过时钟缓冲器40被输入到时钟同步 电路50,从而产生内部时钟。
虽然没有特别的限制,但内部时钟被用 作用来激活输出缓冲器211和输入缓冲器210的时间信号,还被馈送 到时间发生器电路30,其中基于这一时钟信号而形成待要馈送到列地 址缓冲器205、行地址缓冲器206和列地址计数器207的时间信号。
其它外部输入信号被认定与内部时钟信号的上升边沿同步。
芯片 选择信号/CS以其低电平命令开始命令输入周期。
当芯片选择信号/CS 处于其高电平(处于不选择芯片的状态)时,任何其它输入都是无意 义的。
但如稍后将解释的那样,存储器组的被选择的状态和成组操作 的内部工作等不受SDRAM改变成芯片不选择状态的影响。
信号 /RAS、/CAS和/WE在功能方面不同于一般DRAM中的各个相应的 信号,且当稍后要解释的命令周期被确定时,它们被认定。
时钟启动信号CKE是用来控制时钟信号的下一个脉冲的有效性的 信号。
时钟信号CLK的下一个脉冲的上升边沿对信号CKE的高电平 有效,而对其低电平无效。
顺便说一下,在提供执行读出模式中的输 出缓冲器211的输出启动控制的外部控制信号/OE的情况下,这种信 号/OE也被馈送到控制器209,且当信号处于例如高电平时,输出缓 冲器211被变成高输出阻抗状态。
行地址信号由稍后要解释的与时钟信号CLK(内部时钟信号)的 上升边沿同步的行地址选通/组激活命令周期中的信号A0-A11的电平 确定。
地址信号A12-A13被认为是行地址选通/组激活命令周期中的组选 择信号。
亦即,4个存储器组“0”-“3”中的一个被信号A12和A13 的组合选择。
虽然没有特别的限制,但能够由这样一种仅仅激活被选 择的存储器组侧上的行译码器、关断非选择存储器组侧上的所有列开 关电路、或仅仅将被选择的存储器组侧连接到输入缓冲器210和输出 缓冲器211的过程,来执行用以选择存储器组的控制。
在如上所述存储容量为256兆位和×16位结构的情况下,列地址 信号由与时钟信号CLK(内部时钟信号)的上升边沿同步的读出或写 入命令(稍后要解释的列地址读出命令或列地址写入命令)周期中的 信号A0-A9的电平确定。
此外,这样确定的列地址被用作成组存取的 开始地址。
现在解释命令指定的SDRAM的主要操作模式: (1)模式寄存器设定命令(Mo) 这是用来设定模式寄存器30的命令。
此命令由信号/CS、/RAS、 /CAS、/WE=低电平指定,而待要设定的数据(寄存器设定数据)通 过端子A0-A11给出。
虽然没有特别的限制,但寄存器设定数据包含 成组长度、CAS等待时间、写入模式等。
虽然没有特别的限制,但可 设定的成组长度为“1”、“2”、“4”、“8”和“满页”;可设定的CAS 等待时间的数值为“1”、“2”和“3”;而可设定的写入模式为“成组 写入”和“单个写入”。
CAS等待时间表示在稍后要解释的列地址读出命令指导的读出操 作中,从信号/CAS下降到输出缓冲器211的输出操作的时间内度过的 内部时钟信号的周期数目。
在建立读出数据之前需要用来读取数据的 内部操作时间,且根据内部时钟信号的工作频率由此命令来设定。
换 言之,在使用高频率的内部时钟信号的情况下,CAS等待时间被设定 为比较长的数值,而在使用低频率的内部时钟信号的情况下,CAS等 待时间被设定为比较短的数值。
(2)行地址选通/组激活命令(Ac) 这是使基于信号A12和A13的行地址选通指令和存储器组的选择 有效,并由信号/CS、/RAS=低电平和信号/CAS、/WE=高电平指定的 命令。
此时,馈送到端子A0-A9的地址被接收为行地址信号,而馈送 到端子A12-A13的信号被接收为存储器组的选择信号。
如上所述,接 收操作与内比时钟信号的上升边沿同步地完成。
例如,当命令被指定 时,此命令指令的存储器组中的字线被选择,且连接到此字线的存储 器单元被分别连接到相应的互补数据线。
(3)列地址读出命令(Re) 此命令是开始成组读出操作所必须并给出列地址选通指令的一种 命令,并由信号/CS、/CAS=低电平和信号/RAS、/WE=高电平指定。
此时,馈送到端子A0-A9(在×16位结构的情况下)的列地址被接收 为列地址信号。
这样接收的列地址信号被馈送到列地址计数器207作 为成组开始地址。
在这样指令的成组读出操作中,包括在其中的存储器组和字线已 经在之前的行地址选通/组激活命令周期中被选择,且被选择的字线的 存储器单元被随后选择,并具有根据与内部时钟信号同步地从列地址 计数器207输出的地址信号从其中连续地读出的数据。
连续地被读取 的数据项的数目是由成组长度表示的数目。
此外,从输出缓冲器211 的数据读取开始于CAS等待时间指定的内部时钟信号的周期数目之 后。
(4)列地址写入命令(Wr) 当成组写入被设定在作为写入操作情况的模式寄存器10中时,这 被用作开始成组写入操作所必须的命令,而当单个写入被设定在作为 写入操作情况的模式寄存器10中时,被用作开始单个写入操作所必须 的命令。
而且,此命令给出单个写入和成组写入中的列地址选通的指 令。
此命令由信号/CS、/CAS、/WE=低电平和信号/RAS=高电平指定。
且此时,馈送到端子A0-A9的地址被接收为列地址信号。
这样接收的 列地址信号被馈送到列地址计数器207作为成组写入中的成组开始地 址。
这样指令的成组写入操作的步骤与成组读出操作的步骤相似地被 执行。
但CAS等待时间不涉及到写入操作,且写入数据的接收从列地 址/写入命令周期开始。
(5)预充电命令(Pr) 这被用作根据信号A12和A13选择的存储器组的开始预充电操作 的命令,并由信号/CS、/RAS、/WE=低电平和信号/CAS=高电平指定。
(6)自动刷新命令 此命令是开始自动刷新所需要的命令,并由信号/CS、/RAS、/CAS =低电平和信号/WE、CKE=高电平指定。
(7)整页成组停止命令 这是在任何存储器组中停止整页成组操作所必须并对整页之外的 任何成组操作忽略的命令。
此命令由信号/CS、/WE=低电平和信号 /RAS、/CAS=高电平指定。
(8)不工作命令(Nop) 这是指令禁止任何本质操作的命令,并由信号/CS=低电平和信号 /RAS、/CAS、/WE的高电平指定。
在SDRAM中,在一个存储器组中执行成组操作和借助于指明另 一个存储器组而使行地址选通/组激活命令中途发布的情况下,允许另 一个存储器组中的行地址系统工作而不对执行中的一个存储器组的工 作有任何影响。
例如,虽然没有特别的限制,但SDRAM包括用来在 其中保持馈自外部的数据、地址和控制信号的装置,且保持的内容, 特别是地址和控制信号,被各个存储器组保持。
作为变通,对应于被 行地址选通/组激活命令周期选择的存储器块中的一个字线的数据项, 在列系统操作之前被保持在读出操作的锁存器/寄存器213中。
因此,除非数据项D0-D15在由例如16位组成的数据输入/输出端 子处碰头,在执行其过程尚未终止的对不同于被执行中的命令进行的 存储器组的任何存储器组的命令的过程中,就能够发布预充电命令和 行地址选通/组激活命令,从而不同的存储器组的内部操作被预先开 始。
如上所述,本实施例的SDRAM接受16位单元的存储器存取, 它具有大约4M的基于信号A0-A11地址的地址,并由4个存储器组 构成。
因此,它总共具有例如大约256兆位(4M×4组×16位)的存 储容量。
用上述各实施例得到的功能效果如下: (1)各接受2位单元存储器存取的二个存储器芯片被装配到层叠 成其背表面彼此层叠的结构中,以便形成4位单元存储器存取,从而 在使用薄的封装件的情况下,能够获得很适合于使用的半导体存储器 件的效果。
(2)二个存储器芯片被彼此层叠,以便保持其背表面彼此接触, 从而为了密封而在背表面上分布密封树脂,并能够被最大限度排除, 因此,产生了封装件能够实现减薄的效果。
(3)各个存储器芯片被分成多个存储器组,且当存储器芯片已经 被彼此层叠以便保持其背表面接触时,被赋予同一个地址的存储器组 在存储器芯片背表面上的位置被做成不同,从而产生能够分散产生热 的地点的效果。
(4)二个存储器芯片被彼此层叠,以便其正表面可以彼此相反, 且被成形成密封树脂至少可以与二个存储器芯片之间的部分正表面相 接触,从而产生封装件能够实现减薄的效果。
(5)二个存储器芯片中的每一个在其正表面上配备有带状引线, 且除了背表面外,至少正表面部分与密封树脂接触,从而产生尽管层 叠了二个存储器芯片却仍然能够减薄结构的效果。
(6)包括二个固定在叠层结构中的存储器芯片的半导体存储器件 的厚度,被做成等于或小于其存储容量为前述半导体存储器件的存储 容量的一半或相等且具有单个存储器芯片的半导体存储器件的厚度, 从而产生前述半导体存储器件可以代替现有(通用)半导体存储器件 的效果。
(7)存储器芯片具有便利条件,利用它,借助于采用布线装置或 键合金属丝以及借助于设定信号传输路径和/或存储器芯片的信号电 平,实现了包括2位单元存储器存取的多种多位单元数据输入/输出, 从而用同一个工艺能够制作许多种存储器芯片,因此,产生了能够获 得大规模生产的效果。
(8)多位单元有4种:2位单元、4位单元、8位单元和16位单 元,从而产生了能够基于基本上一种存储器芯片而实现通常广泛地使 用并包括由二个芯片组成的叠层结构的4-、8-、16-和32-位结构的半 导体存储器件的效果,以及存储容量能够达到最大二倍于一个存储器 芯片的存储容量的效果。
(9)半导体存储器件被制作成具有引线,以便从正方形树脂密封 的封装件的二个侧表面沿其纵向延伸;4位由第一端子到第四端子组 成的数据端子形成;一对第一和第二端子以及一对第三和第四端子被 分隔地排列在正方形树脂密封封装件二侧上的与平行于纵向的中心线 对称的位置处;而分别对应于2位数据端子的电极,被电连接到二个 存储器芯片中的每一个中的第一端子和第二端子;从而产生能够以绝 缘方式对应于4个数据端子固定二个存储器芯片中的每一个的数据端 子的效果。
(10)其中各接受2位单元存储器存取的二个存储器芯片被装配 到密封树脂不接触二个存储器芯片的背表面的状态的叠层结构中,以 便形成4位存储器存取的多个半导体存储器件,被排列在沿其一个边 制作有电极的正方形安装电路板上,从而产生能够获得能提高单位体 积的存储容量和高密度封装的存储器模块的效果。
(11)多个这种存储器模块被用于电极分别被插入平行排列在母 板上的多个连接件的状态,从而产生能够实现提高单位体积的存储容 量和高密度封装的效果。
(12)二个存储器芯片被彼此层叠,以便使其背表面彼此接触, 且至少其正表面与密封树脂接触,从而产生能够用通用半导体存储器 件代替的效果,以及能够实现提高单位体积的存储容量和高密度封装 的效果。
(13)二个存储器芯片被彼此层叠,以便其正表面彼此接触,且 制作密封树脂,以便与至少二个存储器芯片的正表面接触,从而产生 能够实现用通用半导体存储器件代替的效果,以及能够实现提高单位 体积的存储容量和高密度封装的效果。
(14)二个固定在叠层结构中的存储器芯片的厚度,被做成等于 或小于其存储容量为二个存储器芯片的总存储容量的一半或相等的单 个通用半导体存储器芯片的厚度,从而产生可以实现以采用通用半导 体存储器件的存储器模块进行代替的效果,以及能够实现提高存储容 量和高密度封装的效果。
(15)半导体存储器件具有便利条件,利用它,借助于设定施加 到外部端子的电压,实现了包括2位单元存储器存取的多种多位单元 数据输入/输出,从而产生了在将半导体存储器件安装到存储器模块上 时能够选择数据端子的位结构的效果。
(16)多位单元有4种:2位单元、4位单元、8位单元和16位 单元,从而产生能够得到通常广泛地使用并包括由二个芯片组成的叠 层结构的4-、8-、16-和32-位结构的半导体存储器模块的效果。
虽然以上根据实施例已经具体描述了本发明人的本发明,但本申 请的本发明当然不局限于上述各个实施例,而是在本发明的范围内可 以作出各种各样的改变而不超越其要旨。
例如,在图12所示的动态 RAM中,存储器阵列、子阵列和子字驱动器的构造能够采用各种各样 的性能情况,且动态RAM的输入/输出界面能够采用各种各样的性能, 诸如对称规定之外的适合于LAN总线规定的性能。
字线可以适应上述 分层字线方案之外的字分路方案。
可以由其中一半存储区有效的所谓“部分芯片”来构成二个存储 器芯片。
更具体地说,其中部分存在缺陷且其中仅仅能够对一半存储 区进行存储器存取的二个芯片,可以组合成如上所述的叠层结构,从 而构成单个半导体存储器件。
此时,当一个由单个存储器芯片构成的 无缺陷的半导体存储器件与其中仅仅能够对一半存储区进行存储器存 取的二个存储器芯片组合时,能够构成外观与单个存储器芯片相同的 半导体存储器件。
即使在上述借助于组合其中仅仅能够对一半存储区进行存储器存 取的二个芯片而构成的外观与存储器芯片相同的半导体存储器件的情 况下,也能够有效地利用形成2位单元存储器存取的便利条件。
其理 由是,其存储区域具有在有效半导体存储器件中有效的赋予的相同地 址的二个存储器芯片,能够组合运行为能够进行4位单元存储器存取 的半导体存储器件。
顺便提一下,若需要8位或16位单元,则二个存 储器芯片中的每一个可以具有4位结构或8位结构。
相反,在其具有不同的赋予地址的存储区域有效的二个存储器芯 片被组合在有效的半导体存储器件中的情况下,利用地址信号对二个 存储器芯片中的每一个进行存储器存取,致使不像2位单元存储器存 取那样,可以进行对应于连接有半导体存储器件的存储器模块的总线 宽度的诸如4位、8位或16位之类的多位单元存储器存取。
除了上述DRAM之外,半导体存储器件可以是静态RAM或诸如 EPROM或EEPROM之类的只读存储器。
本发明能够被广泛地用于 各种各样的半导体存储器件以及各具有叠层结构的存储器模块。
由本申请公开的本发明的一个典型得到的效果概述如下:借助于 将其背表面彼此层叠,各接受2位单元存储器存取的二个存储器芯片 被装配到叠层结构中,以便进行4位单元存储器存取,从而能够在使 用薄的封装件的情况下,得到很适合于使用的半导体存储器件。
由本申请公开的本发明的另一典型得到的效果概述如下:其中借 助于将其背表面彼此层叠,各接受2位单元存储器存取的二个存储器 芯片被装配到叠层结构中,以便进行4位单元存储器存取的多个半导 体存储器件,被安装在正方形且沿其一边制作有连接件电极的安装电 路板上,从而得到了能够提高单位体积存储容量和高密度封装的存储 器模块的效果。
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