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一种图象扫描存储器

基本信息

  • 申请号 CN00111383.6 
  • 公开号 CN1346117A 
  • 申请日 2000/09/22 
  • 公开日 2002/04/24 
  • 申请人 威海北洋电气集团股份有限公司  
  • 优先权日期  
  • 发明人 吕真 丛强滋 姜天信 孙静 张涛 徐发荣 王国强  
  • 主分类号  
  • 申请人地址 264200山东省威海市新威路33号 
  • 分类号  
  • 专利代理机构 山东济南齐鲁科技专利事务所有限公司 
  • 当前专利状态 发明专利申请公布 
  • 代理人 张维斗 
  • 有效性 发明公开 
  • 法律状态
  •  

摘要

本发明提供了一种图象扫描存储器的技术方案。
该方案的特点是由两级控制存储器、总线控制器和SCSI接口组成,第一级控制存储器是由可编程逻辑阵列、修正存储器和采集缓冲存储器所组成,主要用于提供各种时钟信号、行同步信号、电机控制信号,采集图象数据进行修正和二值模式处理后输出图象数据;第二级控制存储器是由可编程逻辑阵列和传输缓冲存储器所组成,主要是采用转移模式接收图象数据再转换成DMA模式输出给SCSI接口。
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权利要求书


1.一种图象扫描存储器,其特征在于该图象扫描存储器是由两级控制存 储器、总线控制器和SCSI接口组成,所述的两级控制存储器中第一级控制存 储器是由可编程逻辑阵列FPGA1芯片U102、修正存储器芯片U204和采集缓 冲存储器芯片U201所组成,其主要作用是给CPU、接触式图象传感器CIS 和模-数转换器A/D提供时钟信号以及CIS的行同步信号,给电机提供时序控 制信号,采集图象数据并进行修正和在FPGA1中进行的二值模式处理,并输 出经修正和处理的图象数据;第二级控制存储器是由可编程逻辑阵列FPGA2 芯片U103和传输缓冲存储器芯片U202所组成,其主要作用是采用转移模式 接收第一级控制存储器输出的图象数据,然后,将图象数据转换成DMA模式 输出给SCSI接口芯片U101,再由SCSI接口输出图象数据;总线控制器U203 则是来控制两级控制存储器的总线开关。

2.根据权利要求1所述的图象扫描存储器,其特征在于所述的第一级控 制存储器中的可编程逻辑阵列FPGA1是采用可编程逻辑阵列芯片U102,其 型号为EPM7128ST,U102芯片的23、24、25、27、28、29、30、31、32脚 接由修正存储器U204来的修正图象数据DF,U102脚41、40、35、37、19、 42、44、20、21、45、22接修正存储器U204,输出修正存储器的高8-18位 地址信号AF(8-18),U102的脚81、83、84、93、92、96、97接CUP的地 址、数据复用总线AD,U102的脚53、50、48、46、47、49、52、54将采集 缓冲存储区写数据DC送至采集缓冲存储器U201,另外,U102的87脚输入 晶振的时钟信号,88、89脚接CPU的读、写信号,77脚输出给CIS时钟 CIS-CLOK,78脚输出给CIS行同步信号CIS-SIO,脚98、99、100、1接电 机的时序控制信号/INA、INA、/INB、INB发给电机控制,36脚输出修正存 储器输出允许信号FLASH-OE给U204,58、60、61、63、64、脚分别接SET、 MOV-NUM、LOCK、ADD4W、ADD4R信号去控制可编程逻辑阵列FPGA2, 67脚输出CPU的时钟CPU-CLA,90脚接收CPU送来的地址锁存信号ALE, 17脚输出给A/D转换器时钟AD-CLKO,56脚输出采集缓冲区写信号 RAM1W给U201,71脚输出扫完一行中断信号给CPU,75脚输出SCSI接 口片选信号/SCSI-CS给SCSI接口芯片U101。

3.根据权利要求1所述的图象扫描存储器,其特征在于所述的第一级控 制存储器中的修正存储器U204,其型号为M29F010B,U204的12、11、10、 9、8、7、6、5脚接收A/D转换器输出的图象扫描信号AF(0-7),脚27、26、 23、25、4、28、29、3、2、30和1接收U102输出的AF(8-18),脚13、14、 15、17、18、19、20、和21向U102输出DF,24脚接U102输出FLASH- OE信号。

4.根据权利要求1所述的图象扫描存储器,其特征在于所述的第一级控 制存储器中的采集缓冲存储器U201,其型号为628512,U201的12、11、10、 9、8、7、6、5、27、26、23、25、4、28、3、31、2、30、和1脚接由可编 程逻辑阵列FPGA2芯片U103输出的采集缓冲区地址AB,以及脚29由U102 输出的采集缓冲区写信号RAM1-W,脚24由U103输出的采集缓冲区读信号 RAM1-R。

5.根据权利要求1所述的图象扫描存储器,其特征在于所述的第二级控 制存储器中的可编程逻辑阵列FPGA2芯片U103,其型号为EPM7128ST, U103的22、23、25、36、35、33、32、45、44、37、42、30、46、29、48、 28、47、27脚接采集缓冲区地址AB,U103的脚54、55、57、58、61、64、 67、69、65、63、56、60、71、68、72、75接传输缓冲区地址AC去传输缓 冲存储器U202,U103的脚49、50、52接设置开关,脚94、92、85、84、83、 81、80、79接CPU数据地址总线AD,脚70输出传输缓冲区写信号RAM2-W 给U202,脚40输出采集缓冲区读信号RAM1-R给U201,脚76、77输出DMA 控制写DMAWR和应答DACK信号,脚78接收SCSI接口U101来的DMA 请求信号,脚97接U102输出的转移数据设置信号MOV-NUM,脚99接U102 输出的设置传输工作方式信号SET,脚88、89接U102输出的读出地址ADD4R 和写地址ADD4W信号,脚90接U102输出的禁读封锁信号LOCK,脚87 接时钟CLOCK。

6.根据权利要求1所述的图象扫描存储器,其特征在于所述的第二级控 制存储器中的传输缓冲存储器U202,其芯片型号为68512A,U202的脚12、 11、10、9、8、7、6、5、27、26、23、25、4、28、3和31接U103的传输 缓冲区地址AC,脚13、14、15、17至21接总线控制U203和输出给SCSI 接口U101的DMA信号,脚24和29接U103输出的控制应答信号DACK和 传输缓冲区写信号RAM2-W。

7.根据权利要求1所述的图象扫描存储器,其特征在于所述的总线控制 器U203,其芯片型号为74LS245或用74HC245,U203的脚2至9接U201 输出的DC数据,脚11至18输出DMA数据给SCSI接口U101,脚19接 U103输出的采集缓冲区读信号RAM1-R。

8.根据权利要求1所述的图象扫描存储器,其特征在于所述的SCSI接口 U101,其芯片型号为AM53CF94,U101的63至66、68至71脚接CPU的 数据、地址总线AD,脚77至84接U203输出的DMA数据,脚60接CPU 输出的地址锁存信号ALE,脚72输出DMA请求信号DREQ到U103,脚73 接U103输出的DMA应答信号ADCK,脚55、54接CPU的读写信号,脚 61接时钟CLOCK,脚56接U102输出的SCSI接口片选信号SCSI-CS,脚 74接U103输出的DMA控制写信号DMAWR,脚23至26、28至31为SCSI 接口的输出DB。
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说明书

本发明涉及的是一种用接触式图象扫描传感器CIS为扫描输入的扫描仪, 尤其是扫描仪中的一种图象扫描存储器。
图象扫描存储器是图象采样数据和图象数据传送的中间桥梁,也是影响扫 描速度的主要因素。
一页文件所用的扫描时间是由三部分来决定的,其一,是 每行的扫描时间和扫描行数来确定的扫描时间,其二,是完成一行扫描后转到 下一行,电机的走纸时间,其三,是扫描数据的传送时间。
当CIS选定后, 扫描时间和电机的走纸时间基本确定,若要提高扫描速度,只能提高扫描图象 数据的传输速度,也就是要提高图象扫描存储器的数据传输速度。
在现有技术 中,通常的图象扫描存储器是单级存储器,单级的图象扫描存储器在扫描过程 中,把每个采样点的数据存入图象存储器,每扫描完成一行后电机走纸,然后, 把整行的图象数据通过SCSI接口传送出去,这种单级图象扫描存储器的优点         是对存储器的容量要求较低,其不足之处是在单级存储器中,图象的采样数据 和图象数据不能同时占用存储器的数据总线,因此造成扫描图象数据的传输速 度太低,也就不能发挥SCSI接口总线的传输优势。
本发明的目的,就是针对现有技术所存在的不足,而提供一种图象扫描存 储器的技术方案,该方案采用两级控制存储器结构,在图象数据的采集和传输 各设自己的存储器,使图象的采集数据总线与图象的传输数据总线分别设置, 这就可以在图象扫描的同时完成图象扫描数据的传送,减少了整体的扫描时 间,可使图象扫描存储器的传输速度得以提高。
本方案是通过如下技术措施来实现的。
该图象扫描存储器是由两级控制存 储器、总线控制器和SCSI接口组成,所述的两级控制存储器中第一级控制存 储器是由可编程逻辑阵列FPGA1芯片U102、修正存储器芯片U204和采集缓 冲存储器芯片U201所组成,其主要作用是给CPU、接触式图象传感器CIS 和模-数转换器A/D提供时钟信号以及CIS的行同步信号,给电机提供时序控 制信号,采集图象数据并进行修正和在FPGA1中进行的二值模式处理,并输 出经修正和处理的图象数据;第二级控制存储器是由可编程逻辑阵列FPGA2 芯片U103和传输缓冲存储器芯片U202所组成,其主要作用是采用转移模式 接收第一级控制存储器输出的图象数据,然后,将图象数据转换成DMA模式 输出给SCSI接口芯片U101,再由SCSI接口输出图象数据;总线控制器芯片 U203则是来控制两级控制存储器的总线开关。
各芯片具体的电路接线如下: 所述的第一级控制存储器中的可编程逻辑阵列FPGA1是采用可编程逻辑 阵列芯片U102,其型号为EPM7128ST,U102芯片的23、24、25、27、28、 29、30、31、32脚接由修正存储器U204来的修正图象数据DF,U102脚41、 40、35、37、19、42、44、20、21、45、22接修正存储器U204,输出修正存 储器的高8-18位地址信号AF(8-18),U102的脚81、83、84、93、92、96、 97接CUP的地址、数据复用总线AD,U102的脚53、50、48、46、47、49、 52、54将采集缓冲存储区写数据DC送至采集缓冲存储器U201,另外,U102 的87脚输入晶振的时钟信号,88、89脚接CPU的读、写信号,77脚输出给 CIS时钟CIS-CLOK,78脚输出给CIS行同步信号CIS-SIO,脚98、99、100、 1接电机的时序控制信号/INA、INA、/INB、INB发给电机控制,36脚输出 修正存储器输出允许信号FLASH-OE给U204,58、60、61、63、64、脚分 别接SET、MOV-NUM、LOCK、ADD4W、ADD4R信号去控制可编程逻辑 阵列FPGA2,67脚输出CPU的时钟CPU-CLA,90脚接收CPU送来的地址 锁存信号ALE,17脚输出给A/D转换器时钟AD-CLKO,56脚输出采集缓 冲区写信号RAM1W给U201,71脚输出扫完一行中断信号给CPU,75脚输 出SCSI接口片选信号/SCSI-CS给SCSI接口芯片U101。
所述的第一级控制存储器中的修正存储器U204,其型号为M29F010B, U204的12、11、10、9、8、7、6、5脚接收A/D转换器输出的图象扫描信号 AF(0-7),脚27、26、23、25、4、28、29、3、2、30和1接收U102输出 的AF(8-18),脚13、14、15、17、18、19、20、和21向U102输出DF, 24脚接U102输出FLASH-OE信号。
所述的第一级控制存储器中的采集缓冲存储器U201,其型号为628512, U201的12、11、10、9、8、7、6、5、27、26、23、25、4、28、3、31、2、 30、和1脚接由可编程逻辑阵列FPGA2芯片U103输出的采集缓冲区地址AB, 以及脚29由U102输出的采集缓冲区写信号RAM1-W,脚24由U103输出的 采集缓冲区读信号RAM1-R。
所述的第二级控制存储器中的可编程逻辑阵列FPGA2芯片U103,其型 号为EPM7128ST,U103的22、23、25、36、35、33、32、45、44、37、42、 30、46、29、48、28、47、27脚接采集缓冲区地址AB,U103的脚54、55、 57、58、61、64、67、69、65、63、56、60、71、68、72、75接传输缓冲区         地址AC去传输缓冲存储器U202,U103的脚49、50、52接设置开关,脚94、 92、85、84、83、81、80、79接CPU数据地址总线AD,脚70输出传输缓 冲区写信号RAM2-W给U202,脚40输出采集缓冲区读信号RAM1-R给 U201,脚76、77输出DMA控制写DMAWR和应答DACK信号,脚78接 收SCSI接口U101来的DMA请求信号,脚97接U102输出的转移数据设置 信号MOV-NUM,脚99接U102输出的设置传输工作方式信号SET,脚88、 89接U102输出的读出地址AIDD4R和写地址ADD4W信号,脚90接U102 输出的禁读封锁信号LOCK,脚87接时钟CLOCK。
所述的第二级控制存储器中的传输缓冲存储器U202,其芯片型号为 68512A,U202的脚12、11、10、9、8、7、6、5、27、26、23、25、4、28、 3和31接U103的传输缓冲区地址AC,脚13、14、15、17至21接总线控制 U203和输出给SCSI接口U101的DMA信号,脚24和29接U103输出的控 制应答信号DACK和传输缓冲区写信号RAM2-W。
所述的总线控制器U203,其芯片型号为74LS245或用74HC245,U203 的脚2至9接U201输出的DC数据,脚11至18输出DMA数据给SCSI接 口U101,脚19接U103输出的采集缓冲区读信号RAM1-R。
所述的SCSI接口U101,其芯片型号为AM53CF94,U101的63至66、 68至71脚接CPU的数据、地址总线AD,脚77至84接U203输出的DMA 数据,脚60接CPU输出的地址锁存信号ALE,脚72输出DMA请求信号 DREQ到U103,脚73接U103输出的DMA应答信号ADCK,脚55、54接 CPU的读写信号,脚61接时钟CLOCK,脚56接U102输出的SCSI接口片 选信号SCSI-CS,脚74接U103输出的DMA控制写信号DMAWR,脚23 至26、28至31为SCSI接口的输出DB。
根据对上述方案的叙述可知,由于在该方案中采用了两级控制存储器,其 中第一级控制存储器是由U102、U204和U201组成,U102是可编程逻辑阵 列FPGA1芯片,U204是修正存储器芯片,U201是采集缓冲存储器芯片,U102 主要是将晶振输入的时钟经分频给CPU、接触式图象传感器CIS和模-数转换 器A/D提供时钟信号,以及CIS的行同步信号,给电机提供时序控制信号, 并控制采集图象数据与计算的正常数据进行修正存入U204,U204中的图象数 据再输给U102,在U102中进行的二值模式处理,经处理后的图象数据输给 U201,还要给第二级控制存储器发出控制信号,这些过程均由U102控制完成, 不需要CPU的介入,CPU的作用只是启动扫描,其它由U102自动进行,一 行数据存入采集缓冲区后产生中断,通知CPU扫描完成可启动下一行扫描; 第二级控制存储器是由U103和U202组成,U103是可编程逻辑阵列FPGA2 芯片,U202是传输缓冲存储器芯片,在U103中有采集缓冲区的读和传输缓 冲区的写逻辑、采集缓冲区的写地址和读地址发生器及读写地址切换、传输缓 冲区的写地址发生器和DMA控制器,由于采集缓冲区有读写两套地址发生 器,因此能同时进行采集和转移工作,由LOCK信号控制切换,转移过程由 采集缓冲区的读、传输缓冲区的写逻辑自动完成,传输缓冲区的读由DMA控 制器完成,并写入SCSI接口,以此实现采用转移模式接收第一级控制存储器 输出的图象数据,然后,将图象数据转换成DMA模式输出给SCSI接口,提 高了扫描存储器的数据传输速度,再由SCSI接口输出高速的、均匀输出的图 象扫描数据;总线控制器则是用来控制两级控制存储器的总线开关。
由此可见, 本发明与现有技术相比,具有突出的实质性特点和显著的进步,其实施效果也 是显而易见的。
为能清楚说明本方案的技术特点,下面通过一个具体的实施例,并结合其 附图,对本方案进行阐述。
     附图说明: 图1为本发明实施例的电路结构方框示意图; 图2为图1中的U102接线示意图; 图3为图1中的U103接线示意图; 图4为图1中的U101接线示意图; 图5为图1中的U201接线示意图; 图6为图1中的U202接线示意图; 图7为图1中的U203接线示意图; 图8为图1中的U204接线示意图。
通过附图1可以看出,该图象扫描存储器是由两级控制存储器、总线控制 器和SCSI接口组成,所述的两级控制存储器中第一级控制存储器是由可编程 逻辑阵列FPGA1芯片U102、修正存储器芯片U204和采集缓冲存储器芯片 U201所组成,其主要作用是给CPU、接触式图象传感器CIS和模-数转换器 A/D提供时钟信号以及CIS的行同步信号,给电机提供时序控制信号,采集 图象数据并进行修正和在FPGA1中进行的二值模式处理,并输出经修正和处 理的图象数据;第二级控制存储器是由可编程逻辑阵列FPGA2芯片U103和 传输缓冲存储器芯片U202所组成,其主要作用是采用转移模式接收第一级控 制存储器输出的图象数据,然后,将图象数据转换成DMA模式输出给SCSI 接口芯片U101,再由SCSI接口输出图象数据;总线控制器U203则是来控制 两级控制存储器的总线开关。
通过附图2可以看出,所述的第一级控制存储器 中的可编程逻辑阵列FPGA1是采用可编程逻辑阵列芯片U102,其型号为 EPM7128ST,U102芯片的23、24、25、27、28、29、30、31、32脚接由修 正存储器U204来的修正图象数据DF,U102脚41、40、35、37、19、42、 44、20、21、45、22接修正存储器U204,输出修正存储器的高8-18位地址 信号AF(8-18),U102的脚81、83、84、93、92、96、97接CUP的地址、 数据复用总线AD,U102的脚53、50、48、46、47、49、52、54将采集缓冲 存储区写数据DC送至采集缓冲存储器U201,另外,U102的87脚输入晶振 的时钟信号,88、89脚接CPU的读、写信号,77脚输出给CIS时钟CIS-CLOK, 78脚输出给CIS行同步信号CIS-SIO,脚98、99、100、1接电机的时序控制 信号/INA、INA、/INB、INB发给电机控制,36脚输出修正存储器输出允许 信号FLASH-OE给U204,58、60、61、63、64、脚分别接SET、MOV-NUM、 LOCK、ADD4W、ADD4R信号去控制可编程逻辑阵列FPGA2,67脚输出 CPU的时钟CPU-CLA,90脚接收CPU送来的地址锁存信号ALE,17脚输 出给A/D转换器时钟AD-CLKO,56脚输出采集缓冲区写信号RAM1W给 U201,71脚输出扫完一行中断信号给CPU,75脚输出SCSI接口片选信号 /SCSI-CS给SCSI接口芯片U101。
由附图8可以看出,所述的第一级控制存 储器中的修正存储器U204,其型号为M29F010B,U204的12、11、10、9、 8、7、6、5脚接收A/D转换器输出的图象扫描信号AF(0-7),脚27、26、 23、25、4、28、29、3、2、30和1接收U102输出的AF(8-18),脚13、14、 15、17、18、19、20、和21向U102输出DF,24脚接U102输出FLASH- OE信号。
由附图5可以看出,所述的第一级控制存储器中的采集缓冲存储器 U201,其型号为628512,U201的12、11、10、9、8、7、6、5、27、26、23、 25、4、28、3、31、2、30、和1脚接由可编程逻辑阵列FPGA2芯片U103 输出的采集缓冲区地址AB,以及脚29由U102输出的采集缓冲区写信号 RAM1-W,脚24由U103输出的采集缓冲区读信号RAM1-R。
通过附图3可 以看出,所述的第二级控制存储器中的可编程逻辑阵列FPGA2芯片U103, 其型号为EPM7128ST,U103的22、23、25、36、35、33、32、45、44、37、 42、30、46、29、48、28、47、27脚接采集缓冲区地址AB,U103的脚54、 55、57、58、61、64、67、69、65、63、56、60、71、68、72、75接传输缓 冲区地址AC去传输缓冲存储器U202,U103的脚49、50、52接设置开关, 脚94、92、85、84、83、81、80、79接CPU数据地址总线AD,脚70输出 传输缓冲区写信号RAM2-W给U202,脚40输出采集缓冲区读信号RAM1- R给U201,脚76、77输出DMA控制写DMAWR和应答DACK信号,脚 78接收SCSI接口U101来的DMA请求信号,脚97接U102输出的转移数据 设置信号MOV-NUM,脚99接U102输出的设置传输工作方式信号SET,脚 88、89接U102输出的读出地址ADD4R和写地址ADD4W信号,脚90接 U102输出的禁读封锁信号LOCK,脚87接时钟CLOCK。
有附图6可以看 出,所述的第二级控制存储器中的传输缓冲存储器U202,其芯片型号为 68512A,U202的脚12、11、10、9、8、7、6、5、27、26、23、25、4、28、 3和31接U103的传输缓冲区地址AC,脚13、14、15、17至21接总线控制 U203和输出给SCSI接口U101的DMA信号,脚24和29接U103输出的控 制应答信号DACK和传输缓冲区写信号RAM2-W。
由附图7可以看出,所述 的总线控制器U203,其芯片型号为74LS245或用74HC245,U203的脚2至 9接U201输出的DC数据,脚11至18输出DMA数据给SCSI接口U101, 脚19接U103输出的采集缓冲区读信号RAM1-R。
由附图4可以看出,所述 的SCSI接口U101,其芯片型号为AM53CF94,U101的63至66、68至71 脚接CPU的数据、地址总线AD,脚77至84接U203输出的DMA数据,脚 60接CPU输出的地址锁存信号ALE,脚72输出DMA请求信号DREQ到 U103,脚73接U103输出的DMA应答信号ADCK,脚55、54接CPU的读 写信号,脚61接时钟CLOCK,脚56接U102输出的SCSI接口片选信号 SCSI-CS,脚74接U103输出的DMA控制写信号DMAWR,脚23至26、 28至31为SCSI接口的输出DB。
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